3차원 적층 메모리 반도체 '최적의 구조' 찾았다…고밀도·고성능 DRAM 구현

△ (1) 2T0C 구조에서, 전하를 저장하는 커다란 커패시터를 없애고, 두 개의 트랜지스터만으로 데이터를 저장하는 방식으로 반도체 셀을 훨씬 더 작게 만들 수 있다

(2) 주변 노이즈가 있어도 데이터를 아주 정확하게 읽어낼 수 있다는 높은 센싱 마진을 보여주는 그래프

인공지능(AI) 성능을 좌우하는 메모리 반도체가 더 빠르고 작아질 수 있는 길이 열렸다.고려대학교(총장 김동원) 전기전자공학부 유현용 교수와 DGIST(대구경북과학기술원) 권혁준 교수 공동 연구팀이 p-채널 실리콘(p-Si)과 n형 산화물 반도체(n-IZGO)를 집적한 ‘상보형 게인 셀(CGC) 구조’를 구현했다. 

*p-채널 실리콘(p-Si): 실리콘(규소)의 결정립 크기를 정밀 제어해, 플러스 성질의 정공을 활용함으로써 압도적인 정보 처리 속도와 안정성을 구현한 고속 반도체 재료. 

*n형 산화물 반도체(n-IZGO): 인듐·갈륨·아연 등 금속과 산소를 결합해 만든 차세대 화합물 반도체로, 마이너스 전자를 제어해 전력 손실을 최소화하고 데이터 유지력을 극대화하는 소재

최근 차세대 3차원 메모리 반도체 핵심 기술인 ‘2T0C(2-Transistor-0-Capacitor) DRAM’이 주목받고 있다. 이는 기존 1T1C 구조에서 큰 면적을 차지하던 커패시터를 제거해 수직 적층을 용이하게 함으로써, 동일 면적 내 집적도와 성능을 극대화한 미래형 기술이다.

*2T0C와 1T1C: 전하의 흐름을 조절하여 정보를 전달하는 역할을 하는 ‘트랜지스터(T)’와 전하를 저장하여 데이터를 보관하는 ‘커패시터(C)’의 개수에 따라 반도체 구조를 표기하는 방식

이러한 3차원 적층 방식은 저온 공정이 필수적이어서, 이에 적합한 n형 산화물 반도체를 사용해 왔다. 하지만 n형 산화물 반도체는 읽기 속도가 느리고, 쌓아 올릴 때 소자 간의 불필요한 간섭인 ‘용량성 결합’이 발생한다. 그 결과 데이터를 정확하게 읽어내는 능력인 ‘센싱 마진’이 급격히 저하되는 고질적인 문제가 있었다.

이에 연구팀은 n형 산화물 반도체와 p-채널 실리콘을 결합한 CGC 구조를 선보였다. n형 산화물 반도체는 전력 소모를 줄이면서 데이터를 오래 보관할 수 있고, p-채널 실리콘은 정보를 빠르고 정확하게 읽어낼 수 있다. 이 두 장점을 결합해 최적의 구조를 찾은 것이다. 

하지만 이 구조를 실현하기 위해서는 공정 상의 한계를 뛰어넘어야 했다. p-채널 실리콘은 600~1,000℃ 이상의 고온에서 만들어지는데, 이를 3차원 적층 공정에 적용하면 다른 부품들이 손상되는 문제가 발생했다. 연구팀은 독자 개발한 ‘패턴 기반 무종자 레이저 결정화(PSLC)’ 기술에서 답을 찾았다. p-채널 실리콘에만 레이저를 쏘는 방식으로 전체 공정 온도를 400℃ 이하로 낮게 유지해 열적 손상 없이 메모리 층을 수직으로 쌓아 올릴 수 있다.

*패턴 기반 무종자 레이저 결정화(PSLC): 레이저를 활용해 별도의 종자 없이도 원자들을 규칙적으로 배열시켜 전기가 잘 흐르는 고성능 결정 상태로 변모시키는 정밀 가공 공정

연구팀이 개발한 CGC 구조는 기존에 방해가 되었던 용량성 결합 현상을 오히려 전압을 증폭시키는 유리한 기제로 전환하여, 센싱 마진을 기존 방식보다 100배 이상 높은 106 수준까지 끌어올렸다. 이는 1,024개의 셀이 연결된 대규모 환경에서도 안정적인 동작이 가능한 수치로, 실제 메모리 시스템에 적용 가능한 확장성을 입증했다. 

동시에 높은 처리 속도도 구현했다. 연구팀은 저온 공정을 통해 레이저 결정화 실리콘 소자 중 세계 최대 크기인 32.3µm의 결정립을 확보했다. 결정립이 클수록 정공 이동도(동작 속도)가 빨라지는데, CGC 구조는 기존 산화물 기반 소자보다 월등히 빠른 265cm²/Vs의 동작 속도를 기록했다. 시뮬레이션 결과, 읽기 시간은 11.8ns로 기존 n형 산화물 반도체 전용 셀(90.1ns) 대비 약 7.6배 빨라졌으며, 1,000초 이상의 데이터 유지 시간도 확보했다. 

유현용 교수는 “이번에 개발된 레이저 기반 공정 기술은 3D 적층 반도체 기술의 상용화를 앞당기는 핵심 동력이 될 것”이라며 “향후 차세대 지능형 반도체, 고성능 인공지능 칩, 고용량 메모리, 초고속 통신 칩 등 고집적·고성능 반도체 개발에 필수적인 기반 기술로 활용될 것으로 전망된다”고 밝혔다.

본 연구 성과는 반도체 소자 분야 최고 권위 학회인 ‘2026 IEEE/JSAP symposium on VLSI technology & circuits’에서 6월에 발표될 예정이다. 

*논문명: A High-Performance Heterogeneous 2T0C DRAM with PSLC-Si/IGZO Complementary Gain Cell for Monolithic 3D Leveraging Capacitive Coupling

이번 연구는 과학기술정보통신부의 재원으로 한국연구재단의 국책과제 차세대지능형반도체기술개발사업(RS-2023-00257003) 지원을 받아 수행됐다.

[연구진 사진]

△(왼쪽부터) 고려대 전기전자공학부 유현용 교수(교신저자), 고려대 전기전자공학부 박종윤 박사과정(제1저자), DGIST 전기전자컴퓨터공학과 권혁준 교수(공동 교신저자), DGIST 전기전자컴퓨터공학과 정희재 박사과정(공동제1저자)